Rafik Hariri philanthropic and developmental contributions are countless. The most remarkable being the multifaceted support to educate more than 36,000 Lebanese university students within Lebanon, and beyond.
You are here
ARCHITECTURE VLSI ASYNCHRONE UTILISANT LA LOGIQUE DIFFÉRENTIELLE À PRÉCHARGE: APPLICATION AUX OPÉRATEURS ARITHMÉTIQUES
Primary tabs
Bachar A. El HASAN
|
Univ. |
L’ institut national polytechnique de grenoble |
Spéc. |
Microélectronique |
Dip. |
Année |
# Pages |
|
D.N.R. |
1995 |
200 |
La complexité et la vitesse de fonctionnement des circuits intégrés atteignent un seuil où les systémes asynchrones deviennent une alternative intéressante pour résoudre certains problèmes des systémes synchrones.
Aprés une étude générale sur les différents types de systémes asynchrones nous sommes passés à l'étude de la circuiterie asynchrone : différentes logiques ont été étudiées et nous avons choisi la logique DCVS ( Differential Cascode Voltage Switch Logic ) pour la suite de l'étude. Nous sommes ensuite passés à l'étude et la conception des opérateurs arithmétiques asynchrones, premiére expérience d'utilisation de ta logique DCVS. Nous avons étudié quatre architectures d'additionneurs‑soustracteurs et plusieurs types de multiplieurs paralléle‑parallèe. Puis nous avons conçu et fabriqué un multiplieur ‑ accumulateur 18 x 12 + 30 bits, utilisant un arbre à retenue bloquée ( carry‑save ) et un additionneur rapide, capable de fonctionner en modes synchrone et asynchrone.
L'étude des pipelities asynchrones a été ensuite abordée. Nous avons étudié plusieurs méthodes pour réaliser ces pipelines et nous avons proposé quelques modifications à certaines d'entre elles. Ces modifications ont permis à ces pipelines de devenir plus rapides.
l'étude des opérateurs et du pipeline asynchrone nous a fait sentit le besoin d'une bibIiothéque de cellules standards asynchrone et nous a donné les grandes lignes pour concevoir cette bibliothéque, en logique DCVS.
La dernière partie de notre travail à été consacrée à l'étude des anneaux autoséquencés (Self Timed Rings). Aprés une étude général de ces anneaux nous y avons introduit ta mêrne modification introduite au pipeline asynchrone. Ceci a permis de diminuer les nombres d'étages minimal et optimal de ces anneaux. La conception de la multiplication paralléle‑série ainsi que la division en anneau a ensuite été étudiée Quatre diviseurs implémentés en anneaux ont finalement été conçus en utilisant les cellules de la bibliothéque asynchrone.
