MODÉLISATION A RETARDS FLOUS DE CIRCUITS LOGIQUES EN VUE DE LEUR SIMULATION

Mohammad  S. SMAILI

Le travail présenté dans ce mémoire concerne, d’une part, l’élaboration d’un modèle de circuits logiques dont le comportement temporel n’est connu que de façon imprécise et/ou floue, et d’autre part, la définition d’une technique de simulation dirigée par les événements basée sur ce modèle.

Après avoir rappelé les différentes approches pour modéliser le temps dans les circuits logiques, nous proposons une nouvelle modélisation du temps (date et retard) basée sur le concept de distribution de possibilité (issue de la théorie des possibilités).

Dans le modèle proposé, le retard associé à chacune des portes logiques est représenté par une distribution de possibilité. Cette distribution associe à chaque élément de l’échelle du temps le degré de possibilité d’être la valeur précise du retard. Pour la mise en œuvre d’une technique de simulation événementielle, ce modèle pose un problème d’ordonnancement des événements lorsque les dates floues d’occurrence des événements couvrent des intervalles de temps qui se chevauchent.

Afin de résoudre ce problème, nous avons développé un modèle original de simulation dirigée par les événements. Ce modèle propage les variations des degrés de possibilité de l’état logique de chacun des composants au lieu des variations de l’état logique lui-même. Enfin, un simulateur basé sur ce modèle ainsi qu’un exemple détaillé de la simulation d’un circuit logique sont présentés dans la dernière partie.